ID บทความ: 000081916 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/06/2014

ข้อผิดพลาด "อัตราข้อมูลพื้นฐาน PLL" ในเครื่องรับส่งสัญญาณ Arria V ฟังก์ชัน IP Core PLL แบบ Native PHY

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ในการเปิดตัวซอฟต์แวร์ 12.1 Quartus® II ของตัวรับส่งสัญญาณ Arria® V Native PHY IP Core, เมกะฟังก์ชันที่เกิดขึ้นแสดงไฟล์การออกแบบ อัตราข้อมูลพื้นฐานของลูปถูกล็อกด้วยเฟส (PLL) เป็นค่าเริ่มต้นที่ 1250 Mbps โดยไม่คํานึง ของการกําหนดค่าผู้ใช้ "อัตราข้อมูลพื้นฐาน PLL" ใน GUI

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ 13.0 Quartus II รุ่น

    เพื่อแก้ไขปัญหานี้ในซอฟต์แวร์ 12.1 Quartus II รุ่น เปลี่ยนค่า "ความถี่นาฬิกาอ้างอิง" ใน GUI จาก ค่าเริ่มต้น "125.0 MHz" เป็นค่าอื่นๆ อย่างน้อยหนึ่งครั้งก่อนสร้าง ความชํานาญแกน IP

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้