ID บทความ: 000081888 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 11/12/2013

ข้อผิดพลาด (175001): ไม่สามารถวางพาธที่ต้องใช้เพื่อกําหนดเส้นทางสัญญาณจากคอร์ PLD ไปยังพิน I/O

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นข้อผิดพลาดนี้ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.0 และ 13.1 เมื่อใช้ Arria® V หรือ Cyclone® V SoC ข้อผิดพลาดนี้เกิดขึ้นเมื่อคุณใช้พิน I/O ระบบโปรเซสเซอร์ Hard (HPS) และสร้างอินสแตนซ์Intel® FPGA IP ALTLVDS ในการออกแบบFPGA

    นี่ไม่ใช่ข้อผิดพลาดที่ถูกต้อง ไม่มีการขึ้นต่อกันของทรัพยากรระหว่างพิน HPS I/O และพิน I/O FPGA

    ความละเอียด

    ดาวน์โหลดโปรแกรมปรับปรุงต่อไปนี้เพื่อแก้ไขข้อผิดพลาดนี้สําหรับซอฟต์แวร์ Quartus II เวอร์ชั่น 13.1:

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Arria® V ST SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SX SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้