ID บทความ: 000081816 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/01/2014

ทําไมจึงมีความสัมพันธ์ในการตั้งค่าที่แตกต่างกันสําหรับพาธการกําหนดเวลาไปยังพอร์ตaltera_reserved_tdoใน TimeQuest Timing Analyzer

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชัน 12.0 SP1 และใหม่กว่า คุณอาจเห็นความสัมพันธ์ที่แตกต่างกันสองประการสําหรับพาธการกําหนดเวลาไปยังพอร์ต altera_reserved_tdo ปัญหานี้เกิดขึ้นในการออกแบบ Arria® V Cyclone® V และ Stratix® V ที่ใช้ SignalTap™ II Logic Analyzer และจํากัดพอร์ตaltera_reserved_tdoด้วยตนเอง

    ตัววิเคราะห์เวลา TimeQuest™ จะรายงานเส้นทางเวลาจาก Edge ที่เพิ่มขึ้นและ Edge ที่ลดลงอย่างไม่ถูกต้อง

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชัน 12.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้