ID บทความ: 000081811 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 28/11/2014

ฉันจะเขียนที่อยู่การบู๊ตแอปพลิเคชันอิมเมจลงในพอร์ต data_in[23.0] ใน altremote_update สําหรับอุปกรณ์ Arria® V, Cyclone® V และ Stratix® V เพื่อจัดการกับพื้นที่หน่วยความจําทั้งหมดในอุปกรณ์ EPCQ256 ได้อย่างไร

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

วงจรอัปเดตระยะไกลของอุปกรณ์ Arria® V, Cyclone® V และ Stratix® V สามารถรับมือกับการกําหนดที่อยู่แบบ 24 บิตเท่านั้น สําหรับอุปกรณ์กําหนดค่า เช่น EPCS128 หรือ EPCQ128 และอุปกรณ์กําหนดค่าความหนาแน่นที่เล็กกว่าโดยใช้การกําหนดที่อยู่ 24 บิต ฟิลด์ PGM 24 บิต[23:0] จะสอดคล้องกับที่อยู่เริ่มต้นซีเรียล 24 บิตที่ใช้งานอยู่ทั้งหมด อย่างไรก็ตาม สําหรับอุปกรณ์ EPCQ256 ที่ใช้การกําหนดที่อยู่ 32 บิต ฟิลด์ PGM[23:0] จะสอดคล้องกับที่อยู่เริ่มต้นแบบอนุกรมที่ใช้งานอยู่ 24 MSB ดังนั้นที่อยู่ 32 บิตจะเป็น {pgm[23:0], 8'b0}

ความละเอียด

ในโมดูล altremote_update ในซอฟต์แวร์ Quartus® II เวอร์ชัน 13.0 หรือรุ่นก่อนหน้า บัส data_in[] มีความกว้าง 24 บิต ดังนั้นสําหรับอุปกรณ์ EPCQ256 คุณจะต้องตัดทอน 8 LSB ต่ําสุดในขณะที่เขียนที่อยู่การบู๊ตแอปพลิเคชันอิมเมจระหว่างภาพโรงงาน

ตัวอย่างเช่น หากที่อยู่การบู๊ต 0x00020000 คุณจําเป็นต้องตั้งค่า 0x000200 เป็น data_in[23.0] ของฟังก์ชันเมกะ

ตัวอย่างเช่น หากที่อยู่การบู๊ต 0x01C00000 คุณจําเป็นต้องตั้งค่า 0x01C000 เป็น data_in[23.0] ของฟังก์ชันเมกะ

จากซอฟต์แวร์ Quartus II เวอร์ชัน 13.1 และเป็นต้นไป ความกว้างบัส data_in[] มีดังนี้:

• ความกว้างบัส 24 บิต เมื่อใช้อุปกรณ์กําหนดค่าการกําหนดที่อยู่ 3 ไบต์ เช่น EPCS128

• ความกว้างบัส 32 บิต เมื่อใช้อุปกรณ์กําหนดค่าการกําหนดที่อยู่ 4 ไบต์ เช่น EPCQ256

ดังนั้นในซอฟต์แวร์ Quartus II เวอร์ชัน 13.1 และเป็นต้นไป คุณไม่จําเป็นต้องตัดทอน 8 LSB ต่ําสุดเมื่อเขียนที่อยู่การบู๊ตภาพแอปพลิเคชันในระหว่างภาพโรงงาน

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 13 ผลิตภัณฑ์

Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้