ปัญหาสำคัญ
ปัญหานี้มีผลต่อ DDR2 และ DDR3, QDR II, และ RLDRAM II ผลิตภัณฑ์
การออกแบบ UniPHY ที่มุ่งเป้าStratixอุปกรณ์ V ES อาจล้มเหลว การกําหนดเวลาใน TimeQuest Timing Analyzer
มีสองคลาสของความล้มเหลวที่อาจเกิดขึ้น หากคุณพบปัญหาใดปัญหาหนึ่งต่อไปนี้ คุณอาจละเลย การละเมิดและพยายามเรียกใช้งานการออกแบบในฮาร์ดแวร์:
ความล้มเหลวระดับ 1: ถ่ายโอนจากโดเมนนาฬิการะดับภูมิภาคคู่ ไปยังโดเมนนาฬิกาทั่วโลกอาจเกิดขึ้นในตัวแปร UniPHY โดยใช้ ตัวจัดลําดับที่ใช้Nios II การละเมิดการระงับหรือการลบโดยประมาณ 100ps หรือน้อยกว่าอาจสังเกตได้ในการถ่ายโอนต่อไปนี้:
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_config_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_pll_config_clock"
ความล้มเหลวระดับ 2: การละเมิดอาจเกี่ยวข้องกับ Core-to-periphery หรือการถ่ายโอนอุปกรณ์ต่อพ่วงไปยังคอร์ ข้อความอธิบายต่อไปนี้ ตัวอย่างเช่น โปรโตคอลที่แตกต่างกัน
DDR2 เต็มอัตรา
อาจมีการละเมิดการระงับที่ใช้เวลาประมาณ 100 วินาทีหรือน้อยกว่า ในการถ่ายโอนต่อไปนี้:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_dq_write_clk"
อัตราไตรมาสของ DDR3
อาจมีการละเมิดการระงับที่ใช้เวลาประมาณ 100 วินาทีหรือน้อยกว่า ในการถ่ายโอนต่อไปนี้:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_p2c_read_clock”
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_c2p_write_clock"
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_p2c_read_clock"
- from clock "if0|_if0_p0_c2p_write_clock"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_pll_afi_clk"
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_write_clk"
QDR II เต็มอัตรา
อาจมีการละเมิดการระงับที่ใช้เวลาประมาณ 100 วินาทีหรือน้อยกว่า ในการถ่ายโอนต่อไปนี้:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_d_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_k_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"
RLDRAM II เต็มอัตรา
อาจพบการละเมิดการระงับโดยประมาณ 200ps หรือน้อยกว่า ในการถ่ายโอนต่อไปนี้:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_dq_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"