ID บทความ: 000081694 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/10/2012

แนวทางการวางช่องสัญญาณเมื่อใช้ LVDS กับโหมด DPA และ Soft-CDR ในStratix III, Stratix IV, Arria II HardCopy III และอุปกรณ์ HardCopy IV คืออะไร

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ซึ่งอธิบายถึงแนวทางการวางช่องสัญญาณเมื่อใช้โหมด  LVDSin  DPA และ Soft-CDR ตารางที่ 1 ด้านล่างแสดงระยะช่องสัญญาณ LVDS สูงสุดจาก PLL ที่รองรับโดยอิงตามอัตราข้อมูลสําหรับอุปกรณ์ Stratix® III, Stratix IV, Arria® II HardCopy® III, และอุปกรณ์ HardCopy IV:

     

    ตารางที่ 1 ระยะช่องสัญญาณ LVDS สูงสุดที่รองรับจาก PLL อิงตามอัตราข้อมูล

    ช่วงอัตราข้อมูล (Gbps)จํานวนช่องสัญญาณ LVDS ฟูลดูเพล็กซ์สูงสุดจาก PLL
    >=1.25018
    1.000 ถึง <1.25020
    0.500 ถึง <122
    < 0.530

    เมื่อใช้ PLL ของศูนย์เพื่อขับเคลื่อนช่องสัญญาณ LVDS ที่เปิดใช้งาน DPA จํานวนช่องสัญญาณในตาราง 1 จะแสดงระยะทางของช่องสัญญาณในทิศทางเดียว  PLL ศูนย์สามารถขับเคลื่อนแต่ละทิศทางได้ ดังนั้นจํานวนช่องสัญญาณ LVDS ที่เปิดใช้งาน DPA ทั้งหมดที่สามารถขับเคลื่อนด้วย PLL ของศูนย์คือ 2 เท่าตามจํานวนที่แสดงในตารางที่ 1  ตัวอย่างเช่น สําหรับอัตราข้อมูลมากกว่าหรือเท่ากับ 1.25Gbps PLL ศูนย์สามารถขับเคลื่อนช่องสัญญาณ 18 ช่องด้านบน และช่องสัญญาณ 18 ช่องด้านล่างรวมทั้งหมด 36 ช่อง

    ความละเอียด

    คลิกที่นี่เพื่อดูรายละเอียดเพิ่มเติม

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

    อุปกรณ์ HardCopy™ III ASIC
    Arria® II GZ FPGA
    Arria® II GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV E FPGA
    Stratix® IV GX FPGA
    อุปกรณ์ HardCopy™ IV GX ASIC
    อุปกรณ์ HardCopy™ IV E ASIC
    Stratix® IV FPGA
    Stratix® III FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้