คำอธิบาย
ไม่มีข้อมูลจําเพาะเวลาการกําหนดค่าสูงสุดสําหรับโหมดการกําหนดค่า Passive Serial (PS) หรือ Fast Passive Parallel (FPP) ดังนั้นจึงเป็นไปได้ที่จะหยุด DCLK ชั่วคราวระหว่างการกําหนดค่า PS หรือ FPP หรือใช้ความถี่ที่ต่ํามากสําหรับ DCLK โดยไม่ทําให้การกําหนดค่าล้มเหลวเนื่องจากการหมดเวลา
สิ่งแวดล้อม
BUILT IN - ARTICLE INTRO SECOND COMPONENT
บทความที่เกี่ยวข้อง
ผลิตภัณฑ์ที่เกี่ยวข้อง
บทความนี้จะนำไปใช้กับ 29 ผลิตภัณฑ์
Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® II FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V GX FPGA
Stratix® V GT FPGA
Arria® V GT FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
เอฟพีจีเอ Stratix®
Arria® GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® IV E FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Cyclone® FPGA
Cyclone® III LS FPGA
Stratix® IV E FPGA