คำอธิบาย
เมื่อใช้งานอินเทอร์เฟซ RLDRAM II หลายรายการที่แชร์ PLL และ DLL เดียวบน Stratix® III หรือ Stratix IV ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.1SP2 การวิเคราะห์ CK/DK อาจแสดงการละเมิดเวลาเท็จที่ควรตัด การละเมิดเวลาเท็จเกิดขึ้นเนื่องจากแต่ละอินเทอร์เฟซให้ชื่อนาฬิกา SDC ที่ต่างกันกับบัฟเฟอร์สัญญาณนาฬิกาทั่วไป ชื่อนาฬิกาใหม่ทุกชื่อจะมีผลลัพธ์เป็นชุดของเส้นทางการกําหนดเวลาใหม่ ซึ่งไม่ได้อยู่ภายใต้ข้อจํากัดของเส้นทางเท็จที่มีอยู่