ปัญหาสำคัญ
คำอธิบาย
เมื่อคุณรวบรวมตัวอย่างการออกแบบ 10GbE MAC ด้วย 10GBASE-R PHY ในอุปกรณ์ Stratix V รายงานตัววิเคราะห์เวลา Quartus II TimeQuest ความล้มเหลวในรายงานการวิเคราะห์เวลาการตั้งค่านาฬิกา อาจรวมถึง รายงานความล้มเหลวในรายงานการวิเคราะห์เวลา Clock Hold
ปัญหานี้มีผลต่อ 10GbE MAC ที่มีการออกแบบ 10GBASE-R PHY ตัวอย่างเช่น ในอุปกรณ์ Stratix V
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ ให้ทําตามขั้นตอนเหล่านี้ก่อนที่จะคอมไพล์ ตัวอย่างการออกแบบ:
- เปิดไฟล์ Top.sdc ที่มีข้อจํากัดของไฟล์ SDC ไดเรกทอรี altera_eth_10g_mac_base_r
- เพิ่มบรรทัดต่อไปนี้ไปยังไฟล์:
set_clock_groups -exclusive -group {clk_50Mhz} -group {*|ch[0].sv_xcvr_10gbaser_native_inst|tx_pll|altera_pll_156M~PLL_OUTPUT_COUNTER|divclk}
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชั่น 10-Gbps ในอนาคต ฟังก์ชัน Ethernet MAC MegaCore