ID บทความ: 000081522 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/11/2011

ต้องใช้ PLL Master สําหรับการจําลอง PLL Slave สําหรับอินเทอร์เฟซหน่วยความจําภายนอก UniPHY

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    การออกแบบการจําลองตัวอย่าง (สร้างขึ้นใน _example_design\simulation โฟลเดอร์) ทํางานไม่ถูกต้องหากแกนเป็นพารามิเตอร์ด้วย PLL โหมดการแชร์ = Slave, โหมดการแชร์ DLL = Slave, หรือ โหมดการแชร์ OCT = Slave

    ความละเอียด

    วิธีแก้ไขปัญหาสําหรับปัญหานี้คือเพื่อให้แน่ใจว่าการสร้างอินสแตนซ์หลัก จัดหาให้ไดรฟ์ทาส โดยให้ทําตามขั้นตอนเหล่านี้ (a แสดงตัวอย่าง PLL):

    1. สร้างพารามิเตอร์ที่สองที่เหมือนกัน คอร์ IP ที่มีโหมดการแชร์ PLL ตั้งค่าเป็น Master
    2. สร้างอินสแตนซ์คอร์ IP ตัวที่สองในระดับสูงสุดด้วยตนเอง ไฟล์การออกแบบตัวอย่างของ Slave Core, _example_design\simulation_example_sim.v
    3. เชื่อมต่อต้นแบบและทาสโดยทําตาม PLL ตามปกติ โฟลว์การแบ่งปัน

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้