ปัญหาสำคัญ
คำอธิบาย
เรียกใช้การจําลองด้วยผลการทดสอบ Verilog HDL ในไฟล์ summary_output.txt ว่างเปล่า
ปัญหานี้มีผลต่อการกําหนดค่า Verilog HDL ทั้งหมด
คุณไม่สามารถใช้ไฟล์ summary_output.txt กับ ประเมินฟังก์ชันการทํางานของการออกแบบ แต่คุณสามารถประเมิน ฟังก์ชั่นการทํางานโดยดูรูปคลื่นการจําลอง
ความละเอียด
เรียกใช้การจําลองด้วยการออกแบบ VHDL และใช้การทดสอบ VHDL
ปัญหานี้จะได้รับการแก้ไขในรี้ด-Solomon ในอนาคต คอมไพเลอร์