ID บทความ: 000081320 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

มีปัญหาใด ๆ เกี่ยวกับอุปกรณ์ HardCopy II เกี่ยวกับการตั้งค่า M counter PLL ต่ําและการตรวจจับวงจรที่รายงานการสูญเสียการล็อกเมื่อ PLL ที่ปรับปรุงหรือ Fast ยังคงถูกล็อคความถี่อยู่หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ใช่ ความล้มเหลวของวงจรล็อกอาจเกิดขึ้นในอุปกรณ์ Stratix® II, Stratix® II GX และ HardCopy® II สําหรับชุดการตั้งค่ากระแสไฟฟ้าของ M และปั๊มชาร์จ (ICP) สําหรับทั้ง PLL ที่เพิ่มขึ้นและรวดเร็ว

ดูข้อมูลเพิ่มเติมได้ที่ Stratix II FPGA Family Errata Sheet (PDF)

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

อุปกรณ์ HardCopy™ III ASIC
Stratix® II FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้