คำอธิบาย
Qsys จะไม่สร้างไฟล์ HDL ใดๆ หากส่วนประกอบ Qsys มีชื่อที่ผิดกฎหมายใน VHDL หรือ Verilog HDL ตัวอย่างเช่นใน VHDL ชื่อที่ลงท้ายด้วยเครื่องหมายขีดล่างนั้นผิดกฎหมาย
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ โปรดตรวจสอบว่าชื่อส่วนประกอบทั้งหมดของคุณถูกต้องตามกฎหมาย
ในการเปิดตัว Quartus ในอนาคต® ซอฟต์แวร์ II, Qsys มีกําหนดที่จะสร้างข้อความแสดงข้อผิดพลาดในสถานการณ์นี้