ID บทความ: 000081226 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 07/06/2013

คําเตือน: พอร์ต OUTCLK บน PLL ไม่ได้เชื่อมต่ออย่างถูกต้องบน <instance>. พอร์ตนาฬิกาเอาต์พุตบน PLL ต้องเชื่อมต่ออยู่ ข้อมูล: ต้องเชื่อมต่อ</instance>

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อคุณคอมไพล์ IP Triple Speed Ethernet (TSE) ในโหมด LVDS สําหรับอุปกรณ์ Arria® V คุณจะได้รับข้อความเตือนต่อไปนี้ระหว่างการวิเคราะห์และการสังเคราะห์: 

 

คําเตือน: พอร์ต OUTCLK บน PLL ไม่ได้เชื่อมต่ออย่างถูกต้องบน พอร์ตนาฬิกาเอาต์พุตบน PLL ต้องเชื่อมต่ออยู่

ข้อมูล: ต้องเชื่อมต่อ

ความละเอียด

สาเหตุของคําเตือนนี้เกิดจากALTLVDS_RXสร้างนาฬิกา PLL ช้า แม้ว่าจะอยู่ในโหมดซอฟต์ CDR และมีการใช้เฉพาะนาฬิกา DPA เท่านั้น

คําเตือนเพียงระบุว่า PLL สัญญาณนาฬิกาช้าไม่มีพัดลม

 

ดังนั้น ข้อความเตือนนี้จึงสามารถละเลยได้อย่างปลอดภัย

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Arria® V FPGA และ SoC FPGA
Arria® V GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้