ขณะจําลองการออกแบบที่ใช้Altera® IP คอนโทรลเลอร์หน่วยความจําผ่านเนทีฟลิงก์ใน Quartus® ซอฟต์แวร์ II เวอร์ชัน 8.0 และก่อนหน้าสําหรับStratix® อุปกรณ์ II GX คุณจะได้รับข้อผิดพลาดต่อไปนี้ใน Modelsim
ข้อผิดพลาด #*: (vsim-3033) C:/path ของการออกแบบ/_phy_alt_mem_phy_sii.v: การสร้างอินสแตนซ์ของ 'stratixii_io' ล้มเหลว ไม่พบหน่วยการออกแบบ
ข้อผิดพลาดเกิดขึ้นเนื่องจาก netlist การจําลองเกิดขึ้นโดยใช้อุปกรณ์ Stratix II แต่ตระกูลที่เลือกเป็น Stratix II GX และ nativelink ไม่มีไลบรารีการจําลองอะตอม Stratix II เมื่อเลือกตระกูลเป็น Stratix II GX
วิธีแก้ไขปัญหานี้:
1. เรียกใช้คําสั่ง TCL ต่อไปนี้ใน Quartus II TCL Console ( ดู -> Utility Window -> TCL Console) หรือรวมคําสั่งในไฟล์ QSF สําหรับโครงการของคุณ:
สําหรับการออกแบบ Verilog:
set_global_assignment -name EDA_DESIGN_EXTRA_ALTERA_SIM_LIB -section_id eda_simulation stratixii_ver
สําหรับการออกแบบ VHDL:
set_global_assignment -name EDA_DESIGN_EXTRA_ALTERA_SIM_LIB -section_id eda_simulation Stratixii
2. เรียกใช้การจําลอง nativelink หลังจากดําเนินการคําสั่ง TCL การจําลองจะทํางานโดยไม่มีข้อผิดพลาด
ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต