ID บทความ: 000081169 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/12/2014

ทําไม Avalon-MM DMA Hard IP สําหรับการออกแบบ PCI Express จึงหยุดรับข้อมูล

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    DMA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

หากยืนยันสัญญาณ RdDmaWaitRequest_i เป็นระยะเวลานาน อุปกรณ์จัดเก็บข้อมูลภายในของ Read DMA Module จะเต็ม ทําให้ Hard IP สําหรับ PCI Express® สามารถรับ FIFO ได้เต็ม เมื่อ FIFO เต็มแล้ว การประมวลผลแพ็กเก็ตขาเข้าจะหยุดทํางานตราบเท่าที่ข้อมูลระบุสัญญาณ RdDmaWaitrequest_i

ความละเอียด

ออกแบบ RTL ของคุณใหม่เพื่อหลีกเลี่ยงการออก RdDmaWaitRequest_i  หรือจํากัดระยะเวลาไว้ที่ 2-3 รอบนาฬิกาต่อธุรกรรม

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 16 ผลิตภัณฑ์

Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Intel® Arria® 10 GT FPGA
Arria® V GT FPGA
Intel® Arria® 10 GX FPGA
Intel® Arria® 10 SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้