คำอธิบาย
เปรียบเทียบกับการเปรียบเทียบ PLL Cascading แบบทั่วไป คุณสมบัติ Altera_PLL Cascading ใช้พาธนาฬิกาที่เกี่ยวข้องระหว่าง fPLL สองตัวเพื่อให้ได้ประสิทธิภาพ Jitter ที่ดีขึ้นและบันทึกทรัพยากรนาฬิกาทั่วโลก
ดาวน์โหลด เอกสารวิธีการนี้เพื่อเรียนรู้การกําหนดค่าที่เกี่ยวข้องของ Altera_PLL โดยใช้การทํางานร่วมกันและการนําไปใช้