คำอธิบาย
The MAX PLUS® ซอฟต์แวร์ II ไม่รองรับหลายกรณีที่เขียนขึ้นบนหนึ่งบรรทัดของคําแถลงกรณีในการออกแบบ Verilog HDL
ตัวอย่างเช่น รหัสต่อไปนี้จะใช้เคสแรกเท่านั้น โดยไม่สนใจกรณีที่สอง:
case(a) 2'b00, 2'b11: b <= 1; default: b <= 0; endcase
เพื่อหลีกเลี่ยงปัญหานี้ คุณควรกําหนดแต่ละกรณีแยกกัน:
case(a) 2'b00: b <= 1; 2'b11: b <= 1; default: b <= 0; endcase
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ MAX PLUS II เวอร์ชั่น 9.2 ขึ้นไป