ID บทความ: 000081088 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/09/2015

การปรับแต่งการกําหนดเวลาArria V และ Arria V SoC Core-to-Periphery (C2P)

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    มีการแก้ไขความคลาดเคลื่อนของโมเดลเวลาในพาธข้อมูล Core-to-Periphery (C2P) บางส่วน ซึ่งอาจส่งผลให้ได้ผลลัพธ์ของFPGAที่ไม่ถูกต้องสําหรับการออกแบบที่มีสแล็กการตั้งค่าต่ําในเส้นทางที่ได้รับผลกระทบ

    ซึ่งส่งผลต่อการออกแบบ Arria® V และ Arria V SoC (ไม่รวมอุปกรณ์ V GZ Arria) โดยใช้พินเอาต์พุตที่ได้รับผลกระทบในธนาคาร I/O ด้านบนและ/หรือด้านล่าง

    ปัญหานี้ไม่ส่งผลกระทบต่อการถ่ายโอน Periphery-to-Core (P2C), ธนาคาร I/O ทางด้านขวา ตัวรับส่งสัญญาณ และคอนโทรลเลอร์หน่วยความจําฮาร์ด

    ความละเอียด

    การตรวจสอบพินที่ได้รับผลกระทบที่ใช้ในการออกแบบ
    หากเป้าหมายการออกแบบของคุณArriaอุปกรณ์ V หรือ Arria V SoC (ไม่รวมArriaอุปกรณ์ V GZ) โปรดดูที่ ไฟล์ ArriaV_PinList Excel สําหรับรายการพินที่ได้รับผลกระทบที่ระบุเป็นข้อความสีแดง หากการออกแบบของคุณใช้พินที่ได้รับผลกระทบ ให้รันการวิเคราะห์เวลาใหม่โดยใช้แพทช์โมเดลเวลาที่มีอยู่เพื่อแสดงขอบเวลาที่แท้จริงในการออกแบบของคุณตามที่อธิบายไว้ด้านล่าง

    เรียกใช้การวิเคราะห์เวลาอีกครั้งในเวอร์ชันซอฟต์แวร์ที่อัปเดต
    หากการออกแบบของคุณมุ่งเป้าไปที่อุปกรณ์ Arria V หรือ Arria V SoC (ไม่รวมArriaอุปกรณ์ V GZ) หรือหากคุณกําลังดีบักปัญหาเกี่ยวกับเวลา ให้เรียกใช้การวิเคราะห์เวลาอีกครั้งโดยใช้โปรแกรมแก้ไขรูปแบบเวลาที่มีอยู่ดังนี้:

    1. สํารองฐานข้อมูลการออกแบบ
    2. เปิดการออกแบบในเวอร์ชันซอฟต์แวร์ Quartus® II ก่อนหน้า แล้วส่งออกฐานข้อมูล ในเมนู โครงการ ให้คลิก ส่งออกฐานข้อมูล เมื่อคุณได้รับพร้อมท์ ให้ส่งออกฐานข้อมูลไปยังไดเรกทอรี export_db ที่แนะนํา
    3. เริ่มซอฟต์แวร์ Quartus II ด้วยแพทช์รูปแบบการกําหนดเวลาที่ติดตั้ง
    4. เปิดโครงการ เมื่อคุณได้รับพร้อมท์ว่าจะเขียนทับฐานข้อมูลเวอร์ชันเก่าหรือไม่ ให้คลิก \'ใช่' และนําเข้าฐานข้อมูลจากไดเรกทอรี export_db
    5. เรียกใช้งานตัววิเคราะห์เวลา TimeQuest ในการออกแบบ
    6. หากมีการละเมิดเวลา ให้คอมไพล์ใหม่ด้วยแพทช์โมเดลเวลาเพื่อปิดการกําหนดเวลาในการออกแบบ

    ขั้นตอนการปรับปรุงการปิดเวลา (UniPHY Quarter Rate DDR3)
    เพื่อปรับปรุงการปิดเวลาในอินเทอร์เฟซ UniPHY DDR3 ในอัตรารายไตรมาสบนอุปกรณ์ Arria V หรือ Arria V SoC Alteraแนะนําให้เปลี่ยนเฟสของโดเมนนาฬิกาที่นําหน้าโดเมนนาฬิกา periphery ทันที ทําตามขั้นตอนเหล่านี้เพื่อช่วยให้การปิดเวลาง่ายขึ้นโดยใช้แพทช์โมเดลเวลา
    1. สร้างไฟล์ข้อความใหม่และตั้งชื่อเป็น 'quartus.ini'
    2. บันทึกไฟล์นี้ในไดเรกทอรีที่บ้านของคุณ ด้านล่างเป็นตัวอย่างไดเรกทอรีภายในบ้าน แต่อาจแตกต่างกันบนคอมพิวเตอร์ของคุณตามตัวแปรสภาพแวดล้อมของคุณ
      • สําหรับ Windows : C:\Users\
      • สําหรับ Linux : /home/
    3. ใส่คําสั่ง INI ต่อไปนี้ในไฟล์ quartus.ini เพื่อเพิ่มความสัมพันธ์ของการตั้งค่าตามจํานวนเฟสที่ระบุ
      • uniphy_av_hr_clock_phase =

      กฎหมาย ที่จะใช้เป็นรูปแบบทั่วไปที่ 22.5° จากค่าเริ่มต้น 360° (เช่น จะใส่ลงในไฟล์ quartus.ini คือ 337.5°, 315°, 292.5°, 270°, ฯลฯ)
      ตัวอย่างเช่น:
      • การ uniphy_av_hr_clock_phase=337.5 แทรกจะเพิ่มความสัมพันธ์ของการตั้งค่าเริ่มต้นด้วย 22.5°
      • การ uniphy_av_hr_clock_phase=315 แทรกจะเพิ่มความสัมพันธ์ของการตั้งค่าเริ่มต้นด้วย 45°
      • การ uniphy_av_hr_clock_phase=292.5 แทรกจะเพิ่มความสัมพันธ์ของการตั้งค่าเริ่มต้นด้วย 67.5°
      • การ uniphy_av_hr_clock_phase=270 แทรกจะเพิ่มความสัมพันธ์ของการตั้งค่าเริ่มต้น 90°
    4. สร้าง IP UniPHY ใหม่ ทําการคอมไพล์การออกแบบใหม่และตรวจสอบการปิดเวลา

    ขั้นตอนการปรับปรุงการปิดเวลา (LVDS Tx)
    เพื่อปรับปรุงการปิดเวลาใน LVDS Tx ในอุปกรณ์ Arria V หรือ Arria V SoC Alteraแนะนําให้เปลี่ยนเฟสของโดเมนนาฬิกาก่อนโดเมนสัญญาณนาฬิกา periphery ทันที ทําตามขั้นตอนเหล่านี้เพื่อช่วยให้การปิดเวลาง่ายขึ้นโดยใช้โปรแกรมแก้ไขรุ่นเวลา*

    1. สร้างไฟล์ข้อความใหม่และตั้งชื่อเป็น 'quartus.ini'
    2. บันทึกไฟล์นี้ในไดเรกทอรีโครงการของคุณ
    3. ใส่คําสั่ง INI ต่อไปนี้ในไฟล์ quartus.ini เพื่อเปิดคุณสมบัติการเปลี่ยนเฟส ตามค่าเริ่มต้นนี้จะเพิ่มความสัมพันธ์ในการตั้งค่าของการถ่ายโอนภายใน 400ps
      • av_lvds_c2p_sclk_phase_shift_en = on

    4. ลบ db และ incremental_dbไดเรกทอรีในโครงการ คอมไพล์การออกแบบใหม่และตรวจสอบการปิดเวลา
    5. หากไม่กําหนดเวลาหลังจากใช้คําสั่งด้านบน ให้ลองใช้ค่า Phase Shift อื่นๆ โดยเพิ่มคําสั่งต่อไปนี้ในไฟล์ quartus.ini เดียวกันและทําซ้ําขั้นตอนที่ 4
      • av_lvds_c2p_sclk_phase_shift =

    หมายเหตุ: ค่าเฟสอยู่ใน ps ซึ่งต้องไม่รวมอยู่ในตัวแปร ini

    ในการอัปเดตโมเดลเวลา ให้ดาวน์โหลดและติดตั้งโปรแกรมแก้ไขที่เหมาะสมสําหรับซอฟต์แวร์ Quartus II เวอร์ชันของคุณ

    การอัปเดตแบบจําลองเวลาจะรวมเวอร์ชั่น 15.0 Update 2 ของซอฟต์แวร์ Quartus II

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้