คําเตือน (10240): Verilog HDL คําเตือนการสร้างเสมอที่ <design.v> การป้อน latch(es) สําหรับตัวแปร "i" ซึ่งจะเก็บค่าก่อนหน้าไว้ในเส้นทางเดียวหรือมากกว่าผ่านการสร้างเสมอ</design.v>

ซอฟต์แวร์ Quartus® II เวอร์ชั่น 7.0 และก่อนหน้านี้อาจสร้างข้อความเตือนนี้หากคุณใช้ตัวแปรเพื่อควบคุมลูปใน Verilog HDL ดังตัวอย่างต่อไปนี้:

if ( !rst_n )
      begin
        for ( i = 0; i < depth; i = i  1)
          mem[i] = {width{1'b0}} ;
      end

ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 7.1

ในตัวอย่างข้างต้น ซอฟต์แวร์ Quartus II เวอร์ชั่น 7.0 และก่อนหน้านี้คําเตือนสําหรับตัวแปรลูปชั่วคราวที่ไม่ใช่สัญญาณในการออกแบบขั้นสุดท้าย ในตัวอย่าง ตัวแปร "i" จะถูกใช้สําหรับการวนรอบ และจะมีการเริ่มต้นก่อนจุดเริ่มต้นของลูปในโค้ด Verilog แต่ไม่ได้ถูกใช้ในส่วนที่เหลือของรหัส ซอฟต์แวร์สังเคราะห์สลักสําหรับตัวแปรชั่วคราวนี้ ใน netlist การออกแบบขั้นสุดท้าย สลักจะไม่ใช้ไดรฟ์ลอจิกดังนั้นจึงถูกลบ อย่างไรก็ตาม ซอฟต์แวร์ดังกล่าวจะออกคําเตือนของสลักที่อ้างอิงก่อนที่จะถอดสัญญาณออกโดยไม่มีการคับคั่ง

เว้นแต่คุณจะอ้างถึงตัวแปรภายนอกการสร้างเสมอ การสังเคราะห์ซอฟต์แวร์ Quartus II จะลบแลตช์และคุณสามารถละเลยคําเตือน