ID บทความ: 000081048 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/10/2013

ทําไมฉันจึงเห็นเวลาการจําลองที่ยาวนานเมื่อทําการจําลองคอนโทรลเลอร์ที่ใช้ UniPHY ในโหมดข้ามการปรับเทียบ

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • การจำลองแบบ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อทําการจําลองคอนโทรลเลอร์ที่ใช้ UniPHY ในโหมดการเทียบข้าม คุณอาจพบว่าการจําลองใช้เวลานานกว่าที่คาดไว้ โดยปกติแล้ว ในโหมดการสอบเทียบแบบข้าม การปรับเทียบจะสั้นลงอย่างมากเนื่องจากส่วนดีบักของโค้ดตัวจัดลําดับจะถูกลบออก ซึ่งไม่เป็นกรณีที่เปิดใช้งานชุดเครื่องมือดีบัก EMIF บนชิป เมื่อเปิดใช้งานตัวเลือกนี้ หมายความว่าคุณต้องการเข้าถึงข้อมูลดีบักเพื่อไม่ให้ลบส่วนดีบักของรหัสตัวจัดลําดับออก

    ความละเอียด หากต้องการเพิ่มความเร็วในการจําลอง ให้ปิดใช้งานชุดเครื่องมือดีบัก EMIF บนชิปในแท็บการวิเคราะห์ของ MegaWizard™ GUI ที่ใช้คอนโทรลเลอร์ UniPHY

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 20 ผลิตภัณฑ์

    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Stratix® III FPGA
    Stratix® IV GX FPGA
    Arria® II GZ FPGA
    Stratix® IV GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Stratix® IV E FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้