ID บทความ: 000081038 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/06/2014

JESD204B IP Core ed_synthการกําหนดเวลาล้มเหลว (Arria V)

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ตัวอย่างการออกแบบคอร์ IP JESD204B มีการละเมิดเวลา ไปยังตัวรับส่งสัญญาณ

    ปัญหานี้มีผลต่อเวอร์ชันทั้งหมดที่รองรับ JESD204B แกน IP

    ความละเอียด

    คุณสามารถใช้คําสั่ง set_min_delay เพื่อเปลี่ยนสัมบูรณ์ ความล่าช้าขั้นต่ําสําหรับเส้นทาง ค่าที่จะใช้จะขึ้นอยู่กับค่าลบ สแล็กที่คุณเห็น

    ตัวอย่างเช่น ในกรณีที่ใช้ Slack เชิงลบ = –0.04 ค่า 0.1 ns (ที่มีค่าประมาณ 0.06 ns เป็น Guardband)

    ถ้า {$::quartus(nameofexecutable) == "quartus_fit"} {

    set_min_delay -ไปยัง [get_keepers

    {*inst_av_hssi_8g_tx_pcs|wys~BURIED_SYNC_DATA*}] 0.100ns

    }

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้