FPGA JTAG ไม่จําเป็นต้องมีแหล่งสัญญาณนาฬิกาภายนอกนอกเหนือจากนาฬิกา TCK อย่างไรก็ตาม HPS JTAG ต้องใช้แหล่งสัญญาณนาฬิกาภายนอกที่ได้รับจากพิน EOSC1 พอร์ตการเข้าถึงดีบัก (DAP) ใช้dbg_clkที่เกิดขึ้นจากนาฬิกาเมื่อควบคุม HPS JTAG
เพื่อแก้ไขปัญหานี้ตรวจสอบให้แน่ใจว่าพิน EOSC1 มีแหล่งสัญญาณนาฬิกาภายนอก และตั้งค่าตัวจัดการนาฬิกาให้ส่งdbg_clkไปยัง DAP