ID บทความ: 000080989 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/06/2014

ทําไม Cyclone® V Hard IP สําหรับการจําลอง PCI Express จึงติดอยู่ที่สถานะ L0 เมื่อใช้ Aldec Riviera-PRO หรือ Aldec ActiveHDL

สิ่งแวดล้อม

    ซอฟต์แวร์ Intel® Quartus® II
    การจำลองแบบ
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

Cyclone® V Hard IP สําหรับการจําลอง PCI Express สามารถติดอยู่ในสถานะ L0 ได้ เนื่องจากโมเดลการจําลองที่เข้ารหัสกําลังพยายามใช้ซอฟต์แวร์ Quartus® II กําหนดคําประกาศที่ไม่ได้รวมอยู่ในสคริปต์การจําลอง riviera_pro.tcl

ความละเอียด

เข้าไปที่ riviera_pro.tcl และอัปเดตบรรทัดต่อไปนี้:

จาก:
vlog "/eda/sim_lib/aldec/cyclonev_atoms_ncrypt.v" -work cyclonev_ver
vlog "/eda/sim_lib/aldec/cyclonev_hmi_atoms_ncrypt.v" -work cyclonev_ver
vlog "/eda/sim_lib/aldec/cyclonev_hssi_atoms_ncrypt.v" -work cyclonev_hssi_ver
vlog "/eda/sim_lib/aldec/cyclonev_pcie_hip_atoms_ncrypt.v" -work cyclonev_pcie_hip_ver

ถึง:
vlog define QUARTUS "/eda/sim_lib/aldec/cyclonev_atoms_ncrypt.v" -work cyclonev_ver
vlog define QUARTUS "/eda/sim_lib/aldec/cyclonev_hmi_atoms_ncrypt.v" -work cyclonev_ver
vlog define QUARTUS "/eda/sim_lib/aldec/cyclonev_hssi_atoms_ncrypt.v" -work cyclonev_hssi_ver
vlog define QUARTUS "/eda/sim_lib/aldec/cyclonev_pcie_hip_atoms_ncrypt.v" -work cyclonev_pcie_hip_ver

บรรทัดใดๆ ที่มี ncrypt ต้องการ QUARTUS ที่กําหนดที่เพิ่มเข้าไป

เรียกใช้งานในเครื่องมือ Aldec คําสั่งต่อไปนี้สําหรับการจําลองที่ประสบความสําเร็จ:

แหล่งข้อมูล riviera_pro.tcl

ld_debug
รัน

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

Cyclone® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้