ปัญหาสำคัญ
คำอธิบาย
หากคุณคอมไพล์การออกแบบของคุณโดยใช้คอนโทรลเลอร์ DDR หรือ DDR2 SDRAM เวอร์ชัน 9.1 และใหม่กว่า คุณจะได้รับคําเตือนการละเมิดกฎต่อไปนี้:
Rule A103: Design should not contain delay chains.
Rule C104: Clock signal source should drive only clock
input ports.
Rule R105: The reset signal that is generated in one
clock domain and used in another clock domain should be synchronized.
Rule C106: Clock signal source should not drive registers
triggered by different clock edges.
ปัญหานี้มีผลต่อการออกแบบทั้งหมดที่ใช้ DDR หรือ DDR2 SDRAM คอนโทรลเลอร์เวอร์ชัน 9.1 และใหม่กว่า
ความละเอียด
ใช้คอนโทรลเลอร์ประสิทธิภาพสูงที่มี ALTMEMPHY หรือ UniPHY แทน
ปัญหานี้จะไม่ได้รับการแก้ไข