ID บทความ: 000080968 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

จะเกิดอะไรขึ้นกับความกว้างของอินเทอร์เฟซ p_clk core_clk_out และ Avalon เมื่อคอร์ PCIe ลง

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คอร์ PCI Express® ทํางานตามที่ระบุไว้ในการกําหนดค่าดั้งเดิมเสมอ ความกว้างของ core_clk_out และ Avalon® Interface ยังคงไม่มีการเปลี่ยนแปลง

ตัวอย่างเช่น สมมุติว่าคอร์ Hard IP PCIe ได้รับการกําหนดค่าเป็น Gen2x8 ด้วย pclk=500MHz, core_clk_out=250MHz และความกว้าง Avalon=128 หากได้รับการฝึกอบรมมายัง Gen1x1 จะทํางานในการตั้งค่า Gen1 ด้วย pclk=250MHz, core_clk_out=250MHz และความกว้าง Avalon=128

 

ความละเอียด

คําอธิบายข้างต้นมีผลกับทั้ง Hard IP และ Soft IP

 

 

 

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® IV GX FPGA

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้