ID บทความ: 000080963 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 30/10/2017

คําเตือน (19049) ไม่รองรับคําสั่ง derive_pll_clocks ในตระกูลนี้

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คําเตือนนี้อาจพบได้ในซอฟต์แวร์ Quartus® 17.0 และใหม่กว่าเมื่อโครงการ Stratix 10 ของคุณมีข้อจํากัด SDC derive_pll_clocks

    ความละเอียด

    เพื่อหลีกเลี่ยงคําเตือนนี้ คุณสามารถลบข้อจํากัดนี้จากไฟล์ SDC โครงการที่ใช้อุปกรณ์ Stratix 10 สามารถรับนาฬิกา pll ได้โดยอัตโนมัติ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้