คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1 คุณอาจเห็นข้อความแสดงข้อผิดพลาดนี้เมื่อการออกแบบของคุณมีเงื่อนไขสามประการถัดไป:
- การออกแบบมีอินสแตนซ์ของตัววิเคราะห์ลอจิก Signal Tap หรือแหล่งที่มาและหัววัดในระบบที่มีการถ่ายโอนซิงโครนัส
- พอร์ตนาฬิกาในการออกแบบมีชื่อว่าโดยใช้แบบแผนการตั้งชื่อclk_ ต่อไปนี้ ตัวอย่างเช่น clk_100
- จํานวนนาฬิกาในการออกแบบมากกว่าค่าที่แสดงโดย
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ ให้ตรวจสอบชื่อที่ใช้ในการออกแบบพอร์ตนาฬิกาและหลีกเลี่ยงรูปแบบการตั้งชื่อ>clk_<
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.2