ในบางโอกาส การเปลี่ยนคํารหัสที่มีปัญหาและการตรวจสอบความถูกต้องของ DQSEN ซึ่งเกิดขึ้นใกล้กับขอบที่เพิ่มขึ้นของ DQSIN อาจสร้างสภาวะการแข่งขันที่ทําให้เกิดการบิดเบี้ยวและ/หรือความผิดพลาดที่เอาต์พุตห่วงโซ่ความล่าช้าของ DQS ส่งผลให้เกิดข้อผิดพลาดในการอ่านแบบสุ่ม ตรวจสอบตารางด้านล่างสําหรับกรณีการใช้งานที่ได้รับผลกระทบจากเวอร์ชั่นซอฟต์แวร์ Quartus® II ที่ใช้:
| อุปกรณ์ | ตําแหน่งตัวควบคุมหน่วยความจํา | ประเภทอินเตอร์เฟซหน่วยความจํา | ความถี่ (MHz) | Quartus II ก่อน v13.0sp1.dp5 | Quartus IIv13.0sp1.dp5 ไปยัง v14.0.2 | Quartus IIv14.1 หรือใหม่กว่า |
| SoC Cyclone® V และ Cyclone V | HPS | DDR2 และ DDR3 | f <= 400 | ไวต่อความผิดพลาด DQS | ไม่ได้รับผลกระทบ | ไม่ได้รับผลกระทบ |
| LPDDR2 | f <= 333 | ไม่ได้รับผลกระทบ | ||||
| FPGA | LPDDR2 | f <= 333 | ไม่ได้รับผลกระทบ | |||
| DDR2 และ DDR3 | f < 250 | ไม่ได้รับผลกระทบ | ||||
| 250 <= f < =400 | ไวต่อความผิดพลาด DQS | |||||
| Arria® V & Arria V SoC | HPS | DDR2 และ DDR3 | f < 450 | ไวต่อความผิดพลาด DQS | ไม่ได้รับผลกระทบ | ไม่ได้รับผลกระทบ |
| f >= 450 | ไวต่อความผิดพลาด DQS | |||||
| LPDDR2 | f <= 400 | ไม่ได้รับผลกระทบ | ||||
| FPGA | LPDDR2 | f <= 333 | ไม่ได้รับผลกระทบ | |||
| DDR2 และ DDR3 | f < 250 | ไม่ได้รับผลกระทบ | ||||
| f >= 250 | ไวต่อความผิดพลาด DQS |
ปัญหานี้ได้รับการแก้ไขบางส่วนในซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0sp1 และแก้ไขปัญหาอย่างเต็มที่ในเวอร์ชัน 14.1 และใหม่กว่าผ่านการข้ามห่วงโซ่ความล่าช้าของ DQS สร้าง IP EMIF ใหม่และคอมไพล์การออกแบบใหม่ด้วย Quartus II เวอร์ชัน 14.1 หรือใหม่กว่า สําหรับการออกแบบที่ใช้ Cyclone V และ Cylcone V SOC และลูกค้าที่ไม่สามารถอัพเกรดเป็น Quartus II เวอร์ชั่น 14.1 โปรดติดต่อAlteraโดยใช้ mySupport
สําหรับการออกแบบที่ใช้อุปกรณ์ Arria V โปรดดูลิงก์ต่อไปนี้:
https://www.altera.com/support/support-resources/knowledge-base/solutions/rd06222015_999.html
โปรแกรมแก้ไขสําหรับเวอร์ชันซอฟต์แวร์ Quartus II ที่เกี่ยวข้องสามารถหาได้จากลิงก์ต่อไปนี้:
Quartus II 13.0SP1:
Quartus II 13.1.4:
Quartus II 14.0.2: