อุปกรณ์ Arria® II GX ใช้รูปแบบการเชื่อมต่อเดียวกันกับอุปกรณ์ Stratix® IV GX สําหรับALTVDS_RXและALTLVDS_TXเมกะฟังก์ชันเมื่อใช้โหมด PLL ภายนอก คุณสามารถดูที่อินเทอร์เฟซ LVDS พร้อมกับส่วน ใช้ตัวเลือก PLL ภายนอกที่เปิดใช้งานใน อินเทอร์เฟซ I/O ที่แตกต่างและ DPA ความเร็วสูงในอุปกรณ์ Stratix IV (PDF)สําหรับคําแนะนํา
หมายเหตุ ตัวอย่างการเปลี่ยนเฟสที่ใช้ในหัวข้อนี้จะถือว่านาฬิกาและข้อมูลมีการจัดขอบไว้ที่พินของFPGA สําหรับความสัมพันธ์ของนาฬิกาอื่นๆ Alteraแนะนําให้สร้างALTLVDS_TXและALTLVDS_RXเมกะฟังก์ชันในขั้นต้นโดยไม่ใช้ตัวเลือก PLL ภายนอก ตั้งค่าการเปลี่ยนเฟสตามที่คุณต้องการในเมกะการทํางานที่เกี่ยวข้อง จากนั้นจดการตั้งค่าเฟสและรอบการทํางานสําหรับสัญญาณนาฬิกาเอาต์พุต PLL สามเครื่องใน Quartus® II software Compilation Report - Fitter - ส่วนทรัพยากร - การใช้งาน PLL เมื่อคุณตั้งค่าการเปลี่ยนเฟสและรอบหน้าที่ที่ถูกต้องสําหรับการปรับตั้งค่าพารามิเตอร์ของคุณแล้ว คุณสามารถใช้โหมด PLL ภายนอกในการออกแบบของคุณ และป้อนค่าของเฟส Shift และ Duty Cycle สําหรับแต่ละสัญญาณนาฬิกาเอาต์พุตตามค่าที่คุณบันทึกไว้ก่อนหน้านี้จากรายงานการใช้ PLL