ข้อผิดพลาดนี้เกิดขึ้นในซอฟต์แวร์ ModelSim® สําหรับการออกแบบ VHDL (ข้อผิดพลาดที่คล้ายกันอาจเกิดขึ้นในเครื่องมือการจําลอง EDA อื่นๆ)
เมื่อซอฟต์แวร์ Quartus® II สร้างรายการเน็ตลิสต์ระดับ VHDL สําหรับเครื่องมือจําลองของบริษัทอื่น (*.vho) สําหรับการออกแบบที่ประกอบด้วยโซลูชันดีบักบนชิปโดยใช้พอร์ต JTAG (เช่นตัววิเคราะห์ลอจิก SignalTap® II หรือ SOPC Builder JTAG UART) เน็ตลิสต์จะมีพอร์ต JTAG ดังต่อไปนี้:
- altera_reserved_tms
- altera_reserved_tck
- altera_reserved_tdi
- altera_reserved_ntrst
- altera_reserved_tdo
ข้อผิดพลาดนี้เกิดขึ้นเมื่อคุณจําลองเอนทิตีระดับสูงสุดด้วยการทดสอบในเครื่องมือการจําลองของบริษัทอื่นหากคุณไม่ได้ระบุพอร์ต JTAG เหล่านี้ในการประกาศและการสร้างอินสแตนซ์ส่วนประกอบระดับบนสุด
เพื่อหลีกเลี่ยงปัญหานี้ ให้ระบุพอร์ต JTAG ในการประกาศส่วนประกอบและการสร้างอินสแตนซ์ของนิติบุคคลใน testbench ของคุณตามที่แสดงด้านล่าง:
COMPONENT <entity name>
PORT (
altera_reserved_tms : IN std_logic;
altera_reserved_tck : IN std_logic;
altera_reserved_tdi : IN std_logic;
altera_reserved_ntrst : IN std_logic;
altera_reserved_tdo : OUT std_logic;
...
);
คุณสามารถตั้งค่าพิน * เหล่านี้ altera_reservedไปยังระดับลอจิก 0 ในการทดสอบได้ดังนี้ เนื่องจากคุณไม่ได้ขับเคลื่อนข้อมูลบนพอร์ตเหล่านี้ในระหว่างการจําลอง
<instance name> : <entity name>
PORT MAP (
altera_reserved_tms => '0',
altera_reserved_tck => '0',
altera_reserved_tdi => '0',
altera_reserved_ntrst => '0',
altera_reserved_tdo => tdo,
...
);