ID บทความ: 000080904 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/03/2013

ทําไม PLL Alteraของฉันจึงไม่สามารถล็อกการจําลองได้

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
  • การจำลองแบบ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับโมเดลการจําลอง Altera PLL ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0 และก่อนหน้า PLL อาจไม่สามารถล็อกการจําลองได้หาก areset พอร์ตไม่สูงในช่วงเริ่มต้นของการจําลอง

    ปัญหานี้มีผลต่อการจําลองระดับเกตและการจําลอง RTL สําหรับการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ ตรวจสอบให้แน่ใจว่าการจําลองโดยใช้ Altera PLL เริ่มต้นด้วย areset การตั้งค่าสูง

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชัน 12.0 SP1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 14 ผลิตภัณฑ์

    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V E FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA
    Stratix® V GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้