เนื่องจากปัญหาเกี่ยวกับโมเดลการจําลอง Altera PLL ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0 และก่อนหน้า PLL อาจไม่สามารถล็อกการจําลองได้หาก areset
พอร์ตไม่สูงในช่วงเริ่มต้นของการจําลอง
ปัญหานี้มีผลต่อการจําลองระดับเกตและการจําลอง RTL สําหรับการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V
เพื่อหลีกเลี่ยงปัญหานี้ ตรวจสอบให้แน่ใจว่าการจําลองโดยใช้ Altera PLL เริ่มต้นด้วย areset
การตั้งค่าสูง
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชัน 12.0 SP1