ID บทความ: 000080876 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 19/03/2014

ทําไมเวลาไม่ปิดในStratix V Hard IP สําหรับ PCI Express บน Quartus 13.1 ของฉัน

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย เวลาอาจไม่ปิดใน Stratix® V Hard IP สําหรับ PCI® Express เนื่องจากข้อจํากัดขาดหายไปบนนาฬิกาภายในที่อยู่ในโดเมนแยกต่างหาก
    ความละเอียด

    สามารถเพิ่มข้อจํากัดที่ขาดไปให้กับไฟล์ข้อจํากัดการออกแบบ Synopsis (sdc) ระดับสูงสุดของคุณได้ดังนี้:

    set_false_path -from [get_clocks {reconfig_xcvr_clk}] -ไปยัง [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]
    set_false_path -from [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}] -ไปยัง [get_clocks {reconfig_xcvr_clk}]

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้