ID บทความ: 000080866 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/07/2019

ข้อผิดพลาดการจําลอง Riviera* ของอินเทอร์เฟซการสตรีม Stratix® 10 Avalon® และอินเทอร์เฟซ Single Root I/O Virtualization (SRIOV) สําหรับ PCI Express* Solutions IP

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Avalon-ST Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับเครื่องมือจําลอง ALDEC* Riviera* มีข้อความต่อไปนี้หรือข้อผิดพลาดที่คล้ายกันเมื่อทําการจําลองสตรีม Stratix® 10 Avalon® และอินเทอร์เฟซ Single Root I/O Virtualization (SRIOV) สําหรับ PCI Express* Solutions IP

    ALOG: ข้อผิดพลาด: VCP2950 SEG_WIDTH*2 ไม่ใช่ด้านขวาของ defparam ที่ถูกต้อง

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหาเมื่อใช้เครื่องมือการจําลอง ALDEC* Riviera* ปัญหานี้ไม่เห็นกับโปรแกรมจําลองที่รองรับอื่น ๆ

    ปัญหานี้ถูกรายงานไปยัง ALDEC*

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้