ID บทความ: 000080855 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/01/2020

ทําไมความหน่วงแฝงของ Control Status Register(CSR) ไม่สอดคล้องกันระหว่างการอ่านแบบย้อนกลับไปกลับระหว่างตัวนับสถิติ TX และ RX ในIntel® FPGA IPอีเธอร์เน็ตความเร็วสามเท่าที่ทํางานในโหมดความเร็ว 10Mbps

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 19.1 และ 19.2 จะมีการสังเกตความหน่วงของ CSR ที่ไม่สอดคล้องกันระหว่างการอ่านแบบแทรกสลับแบบย้อนกลับระหว่างตัวนับสถิติ TX และ RX ในIntel® FPGA IPอีเธอร์เน็ตความเร็วสามเท่าที่ทํางานในโหมดความเร็ว 10Mbps

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้เพิ่มค่าระหว่างตัวนับสถิติพาธ Tx ใดๆ ที่มากกว่า 1300ns ในการอ่านตัวนับสถิติพาธ Rx

     

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นในซอฟต์แวร์ Intel® Quartus® Prime Pro เวอร์ชั่น 19.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้