ID บทความ: 000080852 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/09/2019

ทําไมการจําลองตัวอย่างการออกแบบใน NCSim หรือ Xcelium ล้มเหลวสําหรับอีเทอร์เน็ต 100G ความหน่วงต่ํา Intel® Stratix®ตัวแปรคอร์ IP 10 FPGA เมื่อเลือกตัวเลือก "เปิดใช้งาน RS-FEC" หรือ "เปิดใช้งาน Dynamic RS-FEC"

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Ethernet 100G ความหน่วงแฝงต่ำ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 18.1 และรุ่นก่อนหน้า การจําลองตัวอย่างการออกแบบสําหรับอีเทอร์เน็ตความหน่วงต่ํา 100G Intel® Stratix® 10 FPGA IP Core ในรูปแบบ "เปิดใช้งาน RS-FEC" หรือ
    "เปิดใช้งานตัวเลือก Dynamic RS-FEC" ที่เลือกจะล้มเหลวใน NCSim หรือ Xcelium ความล้มเหลวนี้มักจะเกิดขึ้นกับฟอร์ม:

    *F,NOSNAP: ไม่มี Snapshot 'basic_avl_tb_top' อยู่ในไลบรารี

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ อย่าเลือกตัวเลือก เปิดใช้งาน RS-FEC หรือ เปิดใช้งานตัวเลือก Dynamic RS-FEC ในตัวแก้ไขพารามิเตอร์ของ IP เมื่อสร้างตัวอย่างการออกแบบสําหรับการจําลองใน NCSim หรือ Xcelium

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้