ID บทความ: 000080850 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/04/2019

ทําไม Stratix® 10 FPGA Avalon®อินเทอร์เฟซที่แมปหน่วยความจําสําหรับ PCIe ที่มีตัวอย่างการออกแบบ DMA ไม่ทดสอบลิงก์และการทดสอบ DMA เมื่อใช้การตั้งค่า BAR0 เริ่มต้น

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • Avalon-MM Intel® Stratix® 10 Hard IP+ สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อเปิดใช้งานคอนโทรลเลอร์ DMA Descriptor ภายใน อินเทอร์เฟซโฮสต์ที่แมปหน่วยความจําของ BAR0 Avalon®จะไม่พร้อมใช้งานสําหรับการใช้งานทั่วไป คอนโทรลเลอร์ DMA Descriptor ใช้อินเทอร์เฟซ BAR0 นี้ซึ่งโปรแกรม CPU แม่ข่ายในตารางตัวอธิบาย

    แอปพลิเคชัน intel_fpga_pcie_link_test ผู้ใช้เลือก BAR0 เป็นการตั้งค่าเริ่มต้นเมื่อมีการดําเนินการในครั้งแรก หากคุณลืมเปลี่ยนการตั้งค่าเป็น BAR2 ซึ่งเป็นที่ที่แนบหน่วยความจําบนชิปทั้งการทดสอบการเชื่อมต่อและการทดสอบ DMA จะล้มเหลว

    ความละเอียด

    คุณต้องเปลี่ยนการตั้งค่าเริ่มต้นเป็น BAR2 ก่อนที่จะดําเนินการทดสอบการเชื่อมต่อและการทดสอบ DMA

    ดูบันทึกการดําเนินการต่อไปนี้ของแอปพลิเคชันผู้ใช้ intel_fpga_pcie_link_test สําหรับขั้นตอนในการเปลี่ยนการตั้งค่าเป็น BAR2

    ~$ sudo ./intel_fpga_pcie_link_test

    *********************************************************

    การทดสอบลิงก์ FPGA PCIe

    เวอร์ชัน 2.0

    0: เลือกอุปกรณ์โดยอัตโนมัติ

    1: เลือกอุปกรณ์ด้วยตนเอง

    *********************************************************

    > 0

    เปิดมือจับ BAR 0 ของอุปกรณ์ที่มี 0x1300 BDF

    *********************************************************

    0: ทดสอบการเชื่อมต่อ - 100 เขียนและอ่าน

    1: พื้นที่เขียนหน่วยความจํา

    2: อ่านพื้นที่หน่วยความจํา

    3: พื้นที่การกําหนดค่าการเขียน

    4: พื้นที่การกําหนดค่าการอ่าน

    5: เปลี่ยน BAR

    6: เปลี่ยนอุปกรณ์

    7: เปิดใช้งาน SRIOV

    8: ทําการทดสอบการเชื่อมต่อสําหรับทุกฟังก์ชันเสมือนที่เปิดใช้งาน

    เป็นของอุปกรณ์ปัจจุบัน

    9: ทํางาน DMA

    10: ออกจากโปรแกรม

    *********************************************************

    > 5

    กําลังเปลี่ยน BAR...

    ป้อนหมายเลข BAR (-1 สําหรับไม่มี):

    > 2

    BAR เปลี่ยนแปลง BAR สําเร็จแล้ว!

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้