ID บทความ: 000080849 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/05/2021

ทําไมจึงมีการรายงานนาฬิกาที่ไม่มีข้อจํากัดเมื่อใช้Intel® FPGA IPการกําหนดค่าแบบคู่ใน Intel® MAX® 10

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® การกำหนดค่าแบบคู่
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    นาฬิกาที่ไม่มีข้อจํากัดจะได้รับการรายงานตามที่แสดงด้านล่างเมื่อใช้Intel® FPGA IPการกําหนดค่าแบบคู่ใน MAX®10:

    altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk

     

     

    ความละเอียด

    ในการแก้ไขปัญหานี้ สร้างข้อจํากัดด้านเวลา รวมถึงคําสั่ง "create_generated_clock" ในไฟล์ SDC

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® MAX® 10 FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้