นาฬิกาที่ไม่มีข้อจํากัดจะได้รับการรายงานตามที่แสดงด้านล่างเมื่อใช้Intel® FPGA IPการกําหนดค่าแบบคู่ใน MAX®10:
altera_dual_boot:dual_boot_0|alt_dual_boot_avmm:alt_dual_boot_avmm_comp|alt_dual_boot:alt_dual_boot|ru_clk
ในการแก้ไขปัญหานี้ สร้างข้อจํากัดด้านเวลา รวมถึงคําสั่ง "create_generated_clock" ในไฟล์ SDC