ID บทความ: 000080848 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 01/04/2020

คําเตือนที่สําคัญ(16643): พบการบ้านINPUT_TERMINATIONสําหรับพิน "ref_clk" ที่มีหลายค่า การใช้ค่า: "OFF"

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Triple-Speed Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหากับ Intel® Quartus® Prime Pro เวอร์ชั่น 19.1 คุณอาจพบคําเตือนที่สําคัญข้างต้นเมื่อใช้Intel® FPGA IPอีเธอร์เน็ตความเร็วสามเท่ากับการออกแบบ LVDS I/O เมื่อการยกเลิกอินพุตเริ่มต้น
    ของนาฬิกาอ้างอิง LVDS จะถูกแทนที่โดยใช้การบ้าน QSF ต่อไปนี้หรือผ่านตัวแก้ไขการมอบหมาย

    set_instance_assignment -name INPUT_TERMINATION OFF -to ref_clk

    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้ลบบรรทัดต่อไปนี้ออกจากไฟล์ QIP ของIntel® FPGA IPอีเธอร์เน็ตความเร็วสามเท่าเมื่อมีความจําเป็นต้องยกเลิกการป้อนข้อมูลเริ่มต้นของการตั้งค่าสัญญาณนาฬิกาอ้างอิง LVDS

    set_instance_assignment -entity "" -library "altera_lvds_core14_191" -name INPUT_TERMINATION DIFFERENTIAL -to inclock

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

    Intel® Stratix® 10 SX SoC FPGA
    เอฟพีจีเอ Intel® Stratix® 10 DX
    Intel® Arria® 10 SX SoC FPGA
    Intel® Stratix® 10 GX FPGA
    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Cyclone® 10 LP FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้