ทําไมข้อผิดพลาด PCIe* ที่ไม่ร้ายแรงจึงถูกบันทึกไว้ใน Advanced Error Reporting (AER) เมื่อใช้Intel® FPGA P-Tile/H-Tile , Avalon® Streaming และAvalon® Memory แมป IP สําหรับ PCI Express*

Intel® FPGA IPสตรีมมิงAvalon® P-Tile/H-Tile สําหรับ PCI Express* และหน่วยความจํา P-Tile/H-Tile Avalon® แมปIntel® FPGA IPสําหรับ PCI Express* ใช้ความสามารถการตีความรหัสการกําหนดเส้นทางทางเลือก (ARI) ที่เป็นทางเลือกเมื่อเปิดใช้งานคุณสมบัติการจําลองเสมือนแบบมัลติฟังก์ชันหรือ Single Root I/O (SR-IOV) ความสามารถของ ARI ประกอบด้วยฟิลด์ที่เรียกว่าหมายเลขฟังก์ชันถัดไปที่ช่วยให้ BIOS โฮสต์ดําเนินการแจงนับ เมื่อเปิดใช้งาน ARI และจํานวนฟังก์ชันทางกายภาพ (PF) น้อยกว่า 8 สําหรับ P-Tile หรือ 4 สําหรับ H-tile หมายเลขฟังก์ชันถัดไปจะแสดงค่า PF 1 อย่างไม่ถูกต้อง

ด้วยเหตุนี้ บิตสถานะข้อผิดพลาดต่อไปนี้ในปลายทางอาจได้รับการตั้งค่าหากมีการเปิดใช้งาน AER เนื่องจากพอร์ต Root ออกคําขอกําหนดค่าไปยัง PF ที่ไม่มีอยู่ซึ่งชี้ไปยังหมายเลขฟังก์ชันถัดไปที่ไม่ถูกต้อง:

• ตรวจพบข้อผิดพลาดที่แก้ไขได้ (การลงทะเบียนสถานะอุปกรณ์)
• Request Detect ที่ไม่รองรับ (การลงทะเบียนสถานะอุปกรณ์)
• คําแนะนําสถานะข้อผิดพลาดร้ายแรง (การลงทะเบียนสถานะข้อผิดพลาดที่แก้ไขได้)
• สถานะข้อผิดพลาดของคําขอที่ไม่ได้รับการสนับสนุน (การลงทะเบียนสถานะข้อผิดพลาดที่ไม่สามารถแก้ไขได้)
  • ตั้งค่าเฉพาะเมื่อตั้งบิตของ Advisory Non-Fatal Error Mask เป็น '0' (ลงทะเบียน Error Mask ที่แก้ไขได้)

ข้อความERR_CORจะถูกส่งไปยังพอร์ตรากหากมีการเปิดใช้งาน AER ด้วยการตั้งค่าบิตต่อไปนี้:

• คําแนะนําไม่ร้ายแรง Error Mask ถูกตั้งค่าเป็น '0' (การลงทะเบียน Error Mask ที่แก้ไขได้)
• เปิดใช้งานการรายงานข้อผิดพลาดที่แก้ไขได้ถูกตั้งค่าเป็น '1' (การลงทะเบียนการควบคุมอุปกรณ์)
• Request Reporting Enable ที่ไม่ได้รับการสนับสนุนถูกตั้งค่าเป็น '1' (การลงทะเบียนการควบคุมอุปกรณ์)

ในพอร์ตราก บิตต่อไปนี้จะถูกตั้งค่าหากได้รับสถานะคําขอที่ไม่รองรับ

• Master Abort ที่ได้รับ (การลงทะเบียนสถานะรอง)

และในพอร์ต Root บิตต่อไปนี้จะถูกตั้งค่าหากได้รับERR_CORและเปิดใช้งาน AER

• ได้รับERR_COR (การลงทะเบียนสถานะข้อผิดพลาดราก)

สําหรับIntel® FPGA IPสตรีมมิงAvalon® P-Tile/H-Tile สําหรับ PCI Express* และสําหรับหน่วยความจํา P-Tile/H-Tile Avalon®แมปIntel® FPGA IPสําหรับ PCI Express* ซอฟต์แวร์สามารถละเว้นข้อผิดพลาดที่ตรวจพบได้ในแต่ละครั้งที่ทําการแจกแจง หากมีการตั้งค่าบิตสถานะข้อผิดพลาดต่อไปนี้ในปลายทางหลังจากการแจกแจงแล้วซอฟต์แวร์จะปลอดภัยสําหรับละเว้น:

• ตรวจพบข้อผิดพลาดที่แก้ไขได้ (การลงทะเบียนสถานะอุปกรณ์)
• Request Detect ที่ไม่รองรับ (การลงทะเบียนสถานะอุปกรณ์)
• คําแนะนําสถานะข้อผิดพลาดร้ายแรง (การลงทะเบียนสถานะข้อผิดพลาดที่แก้ไขได้)
• สถานะข้อผิดพลาดของคําขอที่ไม่ได้รับการสนับสนุน (การลงทะเบียนสถานะข้อผิดพลาดที่ไม่สามารถแก้ไขได้)
  • เฉพาะในกรณีที่คําแนะนําบิตมาสก์ข้อผิดพลาดไม่ร้ายแรง (การลงทะเบียน Correctable Error Mask) ถูกตั้งค่าเป็น '0'

เพื่อความเรียบง่าย สามารถแก้ไขปัญหาได้ตามลําดับดังนี้

1. เมื่อการแจกแจงเสร็จสมบูรณ์ ให้ล้างการลงทะเบียนข้อผิดพลาดด้านล่าง (ทุกบิตโดยไม่คํานึงถึง) สําหรับฟังก์ชัน PCIe Endpoint ทั้งหมด
   1. การลงทะเบียนสถานะอุปกรณ์
   2. การลงทะเบียนสถานะข้อผิดพลาดที่แก้ไขได้
   3. การลงทะเบียนสถานะข้อผิดพลาดที่ไม่สามารถแก้ไขได้
2. ล้างการลงทะเบียนข้อผิดพลาดด้านล่าง (บิตทั้งหมดโดยไม่คํานึงถึง) สําหรับพอร์ตราก PCIe ที่เกี่ยวข้องกับฟังก์ชัน PCIe Endpoint ข้างต้น
   1. การลงทะเบียนสถานะรอง
   2. การลงทะเบียนสถานะข้อผิดพลาด Root
3. ทําซ้ําขั้นตอนที่ 1 และขั้นตอนที่ 2 สําหรับกระบวนการแจงนับ PCI แต่ละกระบวนการ

หากกําลังทําการตรวจสอบข้อผิดพลาดรันไทม์อยู่ บิต 'Correctable Error Detected', 'Unsported Request Detecter', "คําแนะนําสถานะข้อผิดพลาดไม่ร้ายแรง" และ "สถานะข้อผิดพลาดของคําขอที่ไม่ได้รับการสนับสนุน" สามารถตรวจสอบได้ด้วยซอฟต์แวร์การสํารวจความคิดเห็นเพื่อแยกแยะปัญหานี้จากข้อผิดพลาดด้านความน่าเชื่อถืออื่นๆ หากตั้งค่าไว้เฉพาะ 4 บิตเหล่านั้น เราสามารถอนุมานข้อผิดพลาดบนจุดเชื่อมต่อได้ที่เกี่ยวข้องกับIntel® FPGA IPสตรีมมิ่ง P-Tile/H-Tile Avalon®สําหรับ PCI Express* หรือ P-Tile/H-Tile Avalon®หน่วยความจําแมปIntel® FPGA IPสําหรับปัญหา PCI Express* และมีความเหมาะสมที่จะดําเนินการล้างบิตสถานะข้อผิดพลาดที่แสดงไว้ในขั้นตอนที่ 1 และขั้นตอนที่ 2 ข้างต้น

สําหรับ P-Tile ตรรกะผู้ใช้สามารถใช้ Configuration Intercept Interface (CII) เพื่อโฆษณาหมายเลขฟังก์ชันถัดไปของ ARI อย่างถูกต้องเมื่อมีการออกการอ่านการกําหนดค่าโดยพอร์ต Root