ID บทความ: 000080830 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/01/2019

ทําไม Intel® Stratix® 10 Avalon®-ST PCI Express* Hard IP สําหรับอุปกรณ์ H-Tile ที่เปิดใช้งานมัลติฟังก์ชันจึงสร้าง RTL พร้อมพารามิเตอร์ max_read_req_size สําหรับ PF2 และ PF3 ตั้งค่าเป็น 0

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Avalon-ST Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหากับเวอร์ชั่น Intel® Quartus® Prime Pro 18.0 ทําให้ Intel® Stratix® 10 Avalon®-ST PCI Express* Hard IP สําหรับอุปกรณ์ H-Tile ที่เปิดใช้งานมัลติฟังก์ชันจะสร้าง RTL ที่มีพารามิเตอร์ max_read_req_size สําหรับ PF2 และ PF3 ตั้งค่าเป็น 0 แทน 2 ตามที่ระบุโดยข้อมูลจําเพาะ PCIe*

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขใน Intel® Quartus® Prime Pro เวอร์ชั่น 18.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้