ID บทความ: 000080828 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/03/2021

ทําไมบิตที่มีเสถียรภาพและความละเอียดจึงใช้งานได้ภายในการลงทะเบียน Status of Clocked Video Input II Intel® FPGA IP ติดอยู่ที่ 0

สิ่งแวดล้อม

    Intel® Quartus® Prime Standard Edition
    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® อินพุตวิดีโอสัญญาณนาฬิกา II (รองรับ 4K)
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหากับ Intel® FPGA IP อินพุตวิดีโอจับเวลา II (รองรับ 4K) ในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชัน 17.0 คุณอาจสังเกตเห็นปัญหาข้างต้นหากคุณใช้โหมดซิงโครไนซ์แบบฝัง

ความละเอียด

ไม่มีการแก้ไขปัญหาสําหรับปัญหานี้

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 8 ผลิตภัณฑ์

Cyclone® IV FPGA
Stratix® V FPGA
Cyclone® V FPGA และ SoC FPGA
Intel® Arria® 10 FPGA และ SoC FPGA
Intel® Cyclone® 10 LP FPGA
Arria® V FPGA และ SoC FPGA
Stratix® IV FPGA
Arria® II FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้