ID บทความ: 000080827 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 28/01/2019

ทําไมตัวอย่างการออกแบบที่สร้างขึ้นแบบไดนามิกของ AVALON®-MM Intel® Stratix® 10 Hard IP สําหรับ PCI* Express IP ที่สร้างขึ้นแบบไดนามิกจึงล้มเหลวในการกําหนดเวลาในอุปกรณ์ Intel® Stratix® 10 ES1 และ ES2

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหากับซอฟต์แวร์ Intel® Quartus® Prime Pro Ediiton เวอร์ชั่น 18.0 และ 18.1 ทําให้ Avalon®-MM Intel® Stratix® 10 Hard IP สําหรับตัวอย่างการออกแบบที่สร้างขึ้นแบบไดนามิกของ PCI Express IP ล้มเหลวในการวิเคราะห์เวลาแบบคงที่

    ความละเอียด

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 18.1.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้