ทําไมฉันจึงไม่สามารถวางพาร์ติชั่น Intel® Stratix® 10 FPGA ที่อยู่ติดกับอินเทอร์เฟซ I/O Bank of EMIF/PHY Lite/LVDS ส่งออก และนํากลับมาใช้ใหม่ในโปรเจ็กต์อื่นได้

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 18.0 หรือก่อนหน้า เมื่อพาร์ทิชั่นอยู่ในขอบเขตนาฬิกาแถวที่อยู่ติดกับอินเทอร์เฟซ EMIF/PHY Lite/LVDS ในโปรเจ็กต์เดียว (หรือในโครงการนักพัฒนา) และนํากลับมาใช้ใหม่โดยใช้ QDB_FILE_PARTITION มอบหมายในโครงการอื่น (หรือเข้าสู่โครงการผู้บริโภค) คุณจะเห็นข้อผิดพลาดภายในต่อไปนี้:

ข้อผิดพลาดภายใน: ระบบย่อย: LAB, ไฟล์: /quartus/legality/lab/lab_nd_config_creator_module.cpp, บรรทัด: 1006

• กล่องสีเขียวในรูปจะกําหนดเซกเตอร์นาฬิกา 1
• ขอบเขตนาฬิกาแถวคือเซกเตอร์กว้างครึ่งนาฬิกา และความสูงหนึ่งแถว LAB ซึ่งแสดงโดยกล่องจุดสีแดงในรูป 1
  • ในโครงการผู้บริโภค f พาร์ติชั่นที่นํากลับมาใช้ใหม่มีตําแหน่งในภูมิภาคนี้ คุณอาจเห็นข้อผิดพลาดภายในข้างต้น

เพื่อหลีกเลี่ยงปัญหานี้ ใช้ พื้นที่ล็อกลอจิก ในโครงการนักพัฒนาเพื่อหลีกเลี่ยงการวางพาร์ทิชั่นในขอบเขตนาฬิกาแถวที่อยู่ติดกันกับอินเทอร์เฟซ EMIF/PHY Lite/LVDS

• ในโครงการนักพัฒนา ให้ใช้ ข้อจํากัดขอบเขตล็อกลอจิก เพื่อจํากัดการวางพาร์ติชันที่จะส่งออกเป็นเซกเตอร์นาฬิกาครึ่งหนึ่งห่างจากอินเทอร์เฟซ EMIF/PHY Lite/LVDS หรือแบงก์ I/O (จํากัดอยู่นอกเขตสีเหลืองที่ถูกเน้น) คอมไพล์และส่งออกพาร์ติชั่นในขั้นตอนสุดท้าย
• ในโครงการผู้บริโภค พาร์ติชั่นที่ส่งออกเมื่อนํากลับมาใช้ใหม่ จะรักษาตําแหน่งที่กําหนดไว้ในโครงการนักพัฒนา

ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต