ทําไมฉันจึงไม่สามารถวางพาร์ติชัน Intel® Stratix® 10 พาร์ติชันที่ติดกับธนาคารผู้รับส่งสัญญาณ ส่งออกและนํากลับมาใช้ใหม่ในโครงการอื่นได้

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 18.0 หรือก่อนหน้า เมื่อมีการวางพาร์ติชันในภูมิภาคสัญญาณนาฬิกาแถวที่ติดกับธนาคารผู้รับสัญญาณในโครงการหนึ่ง (หรือในโครงการนักพัฒนา) และถูกนํามาใช้ใหม่โดยใช้ การมอบหมายQDB_FILE_PARTITION ในโครงการอื่น (หรือในโครงการผู้บริโภค) คุณอาจเห็นข้อผิดพลาดภายในต่อไปนี้:

ข้อผิดพลาดภายใน: ระบบย่อย: VPR20KMAIN, ไฟล์: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp

• เซกเตอร์นาฬิกาจะถูกกําหนดโดยกล่องสีเขียวใน รูปภาพ 1
• พื้นที่นาฬิกาแบบแถวจะมีเซกเตอร์กว้างครึ่งนาฬิกา และแถว LAB หนึ่งแถวสูงหนึ่งแถวแสดงด้วยกล่องประสีแดงในรูปภาพ 1.
  • ในโครงการผู้บริโภค หากพาร์ติชันที่นํากลับมาใช้ใหม่มีการจัดวางไว้ในภูมิภาคนี้ คุณอาจเห็นข้อผิดพลาดภายในข้างต้น

ในการแก้ไขปัญหานี้ ให้ใช้ Logic Lock Regions ในโครงการนักพัฒนาเพื่อหลีกเลี่ยงการวางพาร์ติชันในภูมิภาคสัญญาณนาฬิกาแถวที่ติดกับธนาคารตัวรับส่งสัญญาณ

• ในโครงการนักพัฒนา ให้ใช้ข้อจํากัดของภูมิภาค Logic Lock เพื่อจํากัดการจัดวางพาร์ติชันที่จะส่งออกไปยังเซกเตอร์สัญญาณนาฬิกาครึ่งห่างจากธนาคารตัวรับส่งสัญญาณ (ข้อจํากัดนอกภูมิภาคสีเหลืองที่ไฮไลต์ไว้) คอมไพล์และส่งออกพาร์ติชันในขั้นสุดท้าย
• เมื่อนํามาใช้ใหม่ในโครงการผู้บริโภค พาร์ติชันที่ส่งออกจะรักษาตําแหน่งที่กําหนดไว้ในโครงการนักพัฒนา

ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในเวอร์ชันในอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition

ทําไมฉันจึงไม่สามารถคอมไพล์Intel® Stratix® 10 พาร์ติชันที่ส่งออกจากโครงการอื่นที่มีระดับสูงสุดอื่นได้

ข้อผิดพลาดภายใน: ระบบย่อย: PTI, ไฟล์: /quartus/tsm/pti/pti_tdb_builder.cpp

ข้อผิดพลาดภายใน: ระบบย่อย: LALE, ไฟล์: /quartus/legality/lale/lale_new_solver.cpp

ทําไมฉันจึงไม่สามารถวางIntel® Stratix® 10 พาร์ติชันที่ติดกับอินเทอร์เฟซ I/O Bank of EMIF/PHY Lite/LVDS ส่งออก และนํากลับมาใช้ใหม่ในโครงการอื่นได้