เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition การเข้าถึงการลงทะเบียนการกําหนดค่าตัวรับส่งสัญญาณใหม่อาจล้มเหลวเมื่อเชื่อมต่ออินเทอร์เฟซการกําหนดค่าใหม่กับ Avalon-MM master อื่นใน Platform Designer ความหน่วงแฝงในการอ่านเริ่มต้นของอินเทอร์เฟซถูกตั้งค่าเป็น '0' อย่างไม่ถูกต้อง ซึ่งไม่ตรงกับรูปแบบของอินเทอร์เฟซการกําหนดค่าตัวรับส่งสัญญาณใหม่
ปัญหานี้เกิดขึ้นใน IP ที่เกี่ยวข้องกับตัวรับส่งสัญญาณหลายตัว เช่น ตัวรับส่งสัญญาณ Native PHY Intel Arria® 10/Cyclone® 10 FPGA IP, Intel Arria 10/Cyclone 10 Hard IP สําหรับ PCI Express, Intel Stratix 10 E-Tile Transceiver Native PHY, L-Tile/H-Tile Native PHY, การสตรีมAvalon Intel L-/H-Tile สําหรับ PCI Express
หากต้องการแก้ไขปัญหานี้ ให้แก้ไขความหน่วงแฝงในการอ่านของอินเทอร์เฟซการกําหนดค่าใหม่เป็น '1' ด้วยตนเอง