ID บทความ: 000080757 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/02/2013

การออกแบบ DDR3 ในอัตราไตรมาสที่กําหนดเป้าหมายอุปกรณ์ Arria V ที่ 667 MHz อาจล้มเหลวในการกําหนดเวลา

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ปัญหานี้มีผลต่อผลิตภัณฑ์ DDR3

    การออกแบบ DDR3 ในอัตราไตรมาสกําหนดเป้าหมายอุปกรณ์ Arria V และทํางานอยู่ ที่ 667 MHz อาจไม่เป็นไปตามข้อกําหนดด้านเวลาในที่อยู่และคําสั่ง และอ่านเส้นทางการจับภาพ

    ความละเอียด

    วิธีแก้ไขปัญหาสําหรับปัญหานี้คือการเพิ่มข้อจํากัดต่อไปนี้ ไปยังไฟล์ SDC:

    ถ้า {} { foreach { ck_pin } { set_clock_uncertainty -จาก [get_clocks ] -ถึง [get_clocks ] -add -hold 0.200 }}

    นอกจากนี้ ขอแนะนําให้ใช้ส่วนประกอบหน่วยความจําระดับความเร็ว 800 MHz

    ปัญหานี้จะได้รับการแก้ไขในรุ่นในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้