ID บทความ: 000080744 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 07/10/2015

มีคําขออ่านที่โดดเด่นจํานวนเท่าใดที่สามารถStratix V Hard IP สําหรับ PCI Express พร้อมด้วยอินเทอร์เฟซ Avalon-MM (bridge) ที่จัดการได้

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย Stratix® V Hard IP สําหรับ PCI Express® ด้วยอินเทอร์เฟซ Avalon-MM (Bridge) รองรับการอ่านที่โดดเด่นถึง 8 รายการจากอินเทอร์เฟซ Avalon-MM หลังจากบริดจ์ยอมรับการอ่าน 8 รายการและก่อนที่จะมีการส่งคืนข้อมูลสําเร็จ สัญญาณ TxsWaitRequest จะถูกยืนยันเพื่อบล็อกการอ่านเพิ่มเติม บริดจ์สามารถยอมรับการอ่านเพิ่มเติมได้หลังจากที่อ่านเสร็จเรียบร้อยแล้ว

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® V GX FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้