ในระหว่างการคอมไพล์ทั้งหมด อาจแสดงข้อความแสดงข้อผิดพลาดด้านล่าง นี่เป็นเพราะระยะเวลาการล็อก CMU PLL ไม่ถูกต้อง คุณอาจพบปัญหาการจําลองบางอย่างเนื่องจากปัญหาเดียวกัน
หากต้องการแก้ไขข้อผิดพลาดนี้ ให้เปิด _riophy_gxb.v เปลี่ยน
alt2gxb_component.cmu_pll_inclock_period = 1000000/ความถี่สัญญาณนาฬิกาอินพุตจากค่าที่ไม่ถูกต้อง แล้วสร้างโมเดลการจําลองการทํางาน IP ใหม่ของ RapidIO® MegaCore®
วิธีสร้างโมเดลการจําลองการทํางาน IP ใหม่:
1. เปิดพรอมต์คําสั่งและนําพาธไปยังไดเรกทอรีโครงการของคุณ
2. พิมพ์บรรทัดคําสั่งต่อไปนี้เพื่อสร้างโมเดลการจําลองการทํางาน IP สําหรับ IP MegaCore ด้วยตัวเลือกบรรทัดคําสั่ง quartus_map SIMGEN_RAND_POWERUP_FFS=OFF:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv \
--source="/rio_rio.v" \
--source="/rio_riophy_gxb.v" \
--source="/rio_phy_mnt.v" \
--source="/rio_riophy_xcvr.v" \
--source="/rio_riophy_dcore.v" \
--source="/rio_riophy_reset.v" \
--source="/rio_concentrator.v" \
--source="/rio_drbell.v" \
--source="/rio_io_master.v" \
--source="/rio_io_slave.v" \
--source="/rio_maintenance.v" \
--source="/rio_reg_mnt.v" \
--source="/rio_transport.v" \
rio.v
3. คุณจําเป็นต้องแก้ไขบรรทัดคําสั่งตามข้อมูล HDL และอุปกรณ์ที่ถูกต้อง
ตัวอย่าง: "CBX_HDL_LANGUAGE=Verilog" หรือ "CBX_HDL_LANGUAGE=HDL"
"-family=Stratix® IV" หรือ = หนึ่งใน "Arria® II GX, Cyclone® IV, Arria GX, Stratix II GX"
4. หลังจากคําสั่งนี้ ซอฟต์แวร์ Quartus® II จะสร้างไฟล์โมเดลการจําลองการทํางาน IP ใหม่ด้วยการตั้งค่าการปลดล็อค CMU PLL ที่เปลี่ยนแปลง
ข้อผิดพลาด: Cruclk [0] ความถี่อินพุต 0.0 MHz ของตัวรับสัญญาณ GXB PLL ของช่องรับสัญญาณ GXB อะตอม "rio_rio:rio_rio_inst|rio_riophy_xcvr:riophy_xcvr|rio_riophy_gxb:riophy_gxb|alt2gxb:alt2gxb_component|channel_rec[0].receive" ต้องอยู่ในช่วงความถี่ 50.0 MHz ถึง 623.1 MHz