ปัญหาสำคัญ
คำอธิบาย
ปัญหานี้มีผลต่อผลิตภัณฑ์ DDR2 และ DDR3
สําหรับอุปกรณ์ Arria V และ Cyclone V คุณต้องแก้ไขผลลัพธ์ รหัส RTL หากคุณต้องการเชื่อมอินเตอร์เฟซแบบแข็งที่ด้านบนของ อุปกรณ์ที่มีอุปกรณ์อยู่ด้านล่าง
ความละเอียด
วิธีแก้ไขปัญหาสําหรับปัญหานี้มีดังนี้:
พิน I/O ไม่สามารถกําหนดเส้นทางไปยังทั้งสองอย่าง pll_ref_clk ได้
PLL ด้านบนและด้านล่าง ดังนั้นจึงจําเป็นต้องกําหนดเส้นทาง
I/O ผ่านเครือข่าย GCLK และพัดลมไปยัง PLL ทั้งสองตัว
เพิ่มบรรทัดต่อไปนี้ไปยังไฟล์ RTL ของคุณ:
wire global_pll_ref_clk;
altclkctrl #( .clock_type("GLOBAL CLOCK"), .number_of_clocks(1)
) global_pll_ref_clk_inst ( .inclk(pll_ref_clk),.outclk(global_pll_ref_clk));
เปลี่ยนสัญญาณpll_ref_clkอินพุตในและhmi1การสร้างอินสแตนซ์ของคุณhmi0
กับglobal_pll_ref_clk
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต